증폭이 없으면
판정도 없다
칩 밖에서 들어온 신호는 수십 mV입니다. 이득(gain)으로 먼저 키워야 다음 단이 0/1을 판정할 수 있습니다. 증폭의 크기를 정하는 유일한 소자 파라미터는 gm 입니다.
단자를 어디로 쓰느냐 —
CS · CG · SF
같은 NMOS 하나도 입력을 gate 로 받느냐 source 로 받느냐, 출력을 drain 에서 뽑느냐 source 에서 뽑느냐에 따라 세 가지 구조(configuration)가 됩니다. 이득·입출력 임피던스·대역이 전부 달라집니다.
Av = −gmRD
반전 증폭의 기준
입력 gate, 출력 drain. 세 구조 중 이득이 가장 크고 부호가 음(−) 이라 출력 위상이 입력 대비 180° 반전합니다. 출력저항은 RD∥ro 로 높아 다음 단이 무거우면 이득이 그대로 깎입니다.
CS 가 고속에서 무너지는 이유 —
CGD 의 배신
gate–drain 사이 CGD 는 입력에서 (1+|Av|)·CGD 로 보입니다 (Miller effect). 이득 10이면 입력 용량이 11배로 뻥튀기되어 대역이 그만큼 내려갑니다. 이득과 속도가 맞바꿔지는 지점이 바로 여기입니다.
Zin = 1/gm
전류를 받고, 밀러가 없다
입력을 source 로 받으므로 입력임피던스가 1/gm — 전류 입력과 임피던스 정합(matching)에 유리합니다. 이득은 +gmRD 로 비반전이라 CS 와 정확히 180° 차이가 납니다.
고속 회로가 CG 를 쓰는 이유 —
Miller 가 없다
CG 는 gate 가 AC 접지라 입력–출력을 잇는 CGD 경로가 없습니다. 밀러 증배가 사라져 입력 용량이 작고, 입력 노드 저항도 1/gm 로 낮아 RC 시정수가 작습니다. 같은 전류에서 CS 보다 넓은 대역이 나오는 근거입니다.
Av ≈ 1, 대신
Zout = 1/gm
이득은 gm/(gm+gmb+1/RS) 로 1보다 항상 작습니다 — body effect(gmb) 때문에 더 떨어집니다. 그래도 쓰는 이유는 출력임피던스 1/gm: 무거운 부하를 이득 손실 없이 구동하는 buffer 입니다.
CS + CG 를 쌓으면 —
이득과 속도를 동시에
CS 위에 CG 를 얹으면 CS 의 drain 전압 변동이 억제되어 Miller 증배가 차단되고, 출력저항은 gmro 배로 올라 이득이 gm2ro2 수준까지 갑니다. 대가는 출력 스윙(voltage headroom)입니다.
교과서를 실리콘으로 —
W/L 역산
목표 이득 → 필요한 gm = |Av|/RD → VOV 를 150~200 mV 로 잡고 ID = gmVOV/2 → gm = √(2μnCox(W/L)ID) 에서 W/L. 마지막에 전 소자 VDS ≥ VOV 를 확인합니다.
