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01
Lab 6 · Loop Parts
루프를 이루는 부품 3형제
PFD(제공) · CP · FD — PLL 이 잠기려면 이 셋이 먼저 정직해야 합니다.
PFDCPFD

02
PFD
위상차를 펄스 폭으로
기준이 빠르면 UP, 출력이 빠르면 DN. 데드존(dead zone)이 있으면 루프가 눈을 감습니다 — 최소 펄스 폭 확보가 관건.
UP / DNDead Zone제공됨

03
Charge Pump
펄스를 전하로
UP 이면 붓고 DN 이면 뽑습니다 — UP/DN 전류 미스매치가 곧 기준 스퍼. Ch9 미러 매칭의 실전 시험장.
I_UP = I_DNMismatch → SpurAC ch9

04
FD
÷N — 되먹임의 길
CMOS 타입(저속·저전력)과 LC 타입(고속·큰 면적) — 로또 속도가 어느 쪽을 강제하는지 스스로 판단합니다.
CMOS typeLC typeβ = 1/N

05
Spec
미스매치 % 로 승부
제어전압 스윙 전 구간에서 UP/DN 전류 차이 최소화 · Speed Spec 에서 FD 동작 · Power TT mA.
ΔI/IFull SwingAll-PVT

06
Measure
선형성을 먼저 본다
위상차 스윕 vs 평균 CP 출력 — 데드존 없는 직선이 나와야 다음 랩(PLL)의 수식이 성립합니다.
SweepLinearNo Dead Zone

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