Step 2 — 진도는 반 수준에 맞춰 · 순서만 지키면 됩니다
Timing 회로 —
Timing 회로 —
Clocking
데이터가 빨라질수록 시간이 화폐가 됩니다. 6.4 GHz 에서 한 주기는 156 ps — 만들고, 잠그고, 눈금으로 나눕니다.
Step 타일을 클릭하면 해당 Lab 으로 들어갑니다. 각 Step 의 Design Goal 이 합격선입니다. 어려운 Step 은 교수 재량으로 건너뜁니다.
Lab 5Step 2-1
VCO 대결 — Ring vs LC
인버터 홀수 고리 vs 차동쌍+인덕터. 교수 Inductor Library 제공, 심판은 위상잡음.
Design GoalLottery 중심주파수 · 튜닝 범위 · 같은 전류에서 낮은 위상잡음
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Lab 6Step 2-2
루프의 부품 — PFD · CP · FD
PFD 는 제공. CP 의 UP/DN 전류 미스매치가 스퍼의 범인 — Ch9 미러 매칭의 실전.
Design Goal데드존 없는 선형 전달 · ΔI/I 최소 · Speed 에서 FD 동작
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Lab 7Step 2-3
PLL → DLL → PI
pll1~3 에서 락의 순간, dll1~3 에서 지터 무누적 정렬, pi_top 에서 45° 탭 사이 임의 위상.
Design Goal락 3증거(제어전압 정착 · UP/DN 소멸 · 주기 일치) · 지터 rms
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